AM3352BZCZA100
Features
Finu à 1 GHz Sitara™ ARM® Cortex®
- Processore RISC A8 a 32 bit
- Coprocessore NEON™ SIMD
- 32KB di L1 Instruction è 32KB di Data Cache With Single-Error
Detezzione
- 256 KB di cache L2 cù codice di correzione di errore (ECC)
- 176KB di ROM Boot On-Chip
- 64KB di RAM dedicata
- Emulazione è Debug - JTAG
- Interrupt Controller (finu à 128 Interrupt Requests)
Memoria On-Chip (RAM L3 condivisa)
- 64KB di RAM di u Controller di Memoria On-Chip General Purpose (OCMC).
- Accessibile à tutti i Maestri
- Supporta a ritenzione per a sveglia rapida
Interfacce di memoria esterna (EMIF)
- mDDR (LPDDR), DDR2, DDR3, DDR3L
Controller
- mDDR: 200-MHz Clock (400-MHz Data Rate)
- DDR2: Clock 266-MHz (532-MHz Data Rate)
- DDR3: 400-MHz Clock (800-MHz Data Rate)
- DDR3L: 400-MHz Clock (800-MHz Data Rate)
- Bus di dati 16-Bit
- 1 GB di Spaziu Totale Addressable
- Supporta una cunfigurazione di un dispositivu di memoria x16 o duie x8
- Controller di memoria generale (GPMC)
- Interfaccia flessibile di memoria asincrona 8-bit è 16-bit cun finu à sette selezioni di chip (NAND, NOR, Muxed-NOR, SRAM)
- Utilizà u codice BCH per sustene l'ECC 4-, 8-, o 16-Bit
- Utilizà u codice Hamming per sustene l'ECC 1-Bit
- Modulu di Locatore di Errore (ELM)
- Adupratu in cunghjunzione cù u GPMC per localizà l'indirizzi di l'errori di dati da i polinomi di sindromu generati cù un algoritmu BCH
- Supporta 4-, 8-, è 16-Bit per 512-Byte Block Error Location Basatu nantu à Algoritmi BCH
Sottosistema di Unità Programmable in Tempu Reale è Sottosistema di Comunicazione Industriale (PRU-ICSS)
- Supporta protokolli cum'è EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™, è più
- Dui Unità Programmable Real-Time (PRU)
- Processore RISC 32-Bit Load/Store capace di funziona à 200 MHz
- 8KB di RAM d'istruzzioni cù rilevazione di errore unicu (parità)
- 8KB di RAM di dati cù rilevazione di errore unicu (parità)
- Multiplicatore à 32 Bit à Ciclu Unicu cù Accumulatore à 64 Bit
- U Modulu GPIO Enhanced furnisce un supportu ShiftIn / Out è Latch Parallel nantu à u Segnu Esternu
- 12KB di RAM spartutu cù rilevazione di errore unicu (parità)
- Trè Banche di Registru di 120 Byte Accessibili da Ogni PRU
- Interrupt Controller (INTC) per a gestione di l'eventi di input di u sistema
- Bus di interconnessione locale per a cunnessione di i Maestri Interni è Esterni à e Risorse Dentru u PRU-ICSS
– Périphériques à l'intérieur du PRU-ICSS :
- Un portu UART cù pins di cuntrollu di flussu,
Supporta finu à 12 Mbps
- Un Modulu Enhanced Capture (eCAP).
- Dui porti Ethernet MII chì sustene l'industria
Ethernet, cum'è EtherCAT
- Un portu MIO
Modulu di Power, Reset, and Clock Management (PRCM).
- Cuntrolla l'entrata è a uscita di i modi Stand-By è Deep-Sleep
- Responsabile di a sequenza di u sonnu, a sequenza di l'interruzione di u duminiu di l'alimentazione, a sequenza di u svegliu è a sequenza di l'attivazione di u duminiu di l'energia.
– Orologi
- Alta Frequenza integrata da 15 à 35 MHz
Oscillator Adupratu per generà un Clock di Riferenza per Diversi Sistemi è Orologi Periferichi
- Supporta l'attivazione è a disattivazione di l'orologio individuale
Cuntrolla per i Sottusistemi è Periferichi à
Facilità u cunsumu di energia ridutta
- Cinque ADPLL per generà orologi di sistema
(Sottosistema MPU, interfaccia DDR, USB è periferiche [MMC è SD, UART, SPI, I2C], L3, L4, Ethernet, GFX [SGX530], LCD Pixel Clock)
